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VHDL/FPGA/Verilog
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这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器
VHDL/FPGA/Verilog
120 K
162 次下载
2017-01-19
资源详细信息
文件格式
RAR
文件大小
120 K
资源分类
VHDL/FPGA/Verilog
上传者
qingriwanxia
发布时间
2017-01-19 20:55
下载统计
162
次
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2 积分
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器 - 资源详细说明
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器,通过四次映射一位全加器的方式实现了四位全加器的功能,并附有数码显示模块,将全加器的运算结果输出到数码管显示。
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器 - 源码文件列表
本资源包含 95 个源码文件
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1
lcdf_fadd.acf
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2
f_fadd.vhd
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3
u2715426.dls
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4
f_fadd.mmf
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5
f_adder(1).cnf
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6
f_fadd.pin
查看源码
7
f_adder.pof
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8
f_adder.ndb
查看源码
9
u9948873.dls
查看源码
10
lcdf_fadd(2).cnf
查看源码
11
lcdf_fadd(3).cnf
查看源码
12
u4954417.dls
查看源码
13
f_fadd.hif
查看源码
14
lcdf_fadd.sof
查看源码
15
u7277996.dls
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