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VHDL/FPGA/Verilog
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用例化语句和case语句编写的全加器的VHDL描述。
用例化语句和case语句编写的全加器的VHDL描述。
VHDL/FPGA/Verilog
64 K
141 次下载
2017-06-15
资源详细信息
文件格式
RAR
文件大小
64 K
资源分类
VHDL/FPGA/Verilog
上传者
gggic
发布时间
2017-06-15 00:44
下载统计
141
次
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2 积分
用例化语句和case语句编写的全加器的VHDL描述。 - 资源详细说明
用例化语句和case语句编写的全加器的VHDL描述。
用例化语句和case语句编写的全加器的VHDL描述。 - 源码文件列表
本资源包含 47 个源码文件
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1
myf_adder.qws
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2
myf_adder.sim.rpt
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3
myf_adder.vhd
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4
myf_adder.map.rpt
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5
myf_adder.qpf
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6
myf_adder.map.summary
查看源码
7
myf_adder.done
查看源码
8
myf_adder.qsf
查看源码
9
myf_adder.flow.rpt
查看源码
10
myf_adder.cmp.rdb
查看源码
11
myf_adder.rtlv.hdb
查看源码
12
myf_adder.dbp
查看源码
13
myf_adder.rtlv_sg.cdb
查看源码
14
myf_adder.sgdiff.cdb
查看源码
15
myf_adder.(2).cnf.hdb
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