Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考. - 免费下载

VHDL/FPGA/Verilog资源文件大小：4 K

📋 资源详细信息

文件格式

RAR

所属分类

VHDL/FPGA/Verilog

上传用户

上传时间

2013-12-09 05:51

文件大小

4 K

所需积分

2 积分

推荐指数

⭐⭐⭐⭐⭐ (5/5)

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资源简介

Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.

源码文件列表

📂 共 6 个源码文件点击文件名可在线查看源代码

1 📄

counter_dec.v

大小: 1.08 KB

2 📄

mask.v

大小: 139 B

3 📄

stepper.v

大小: 1.51 KB

4 📄

decr.v

大小: 286 B

5 📄

incr.v

大小: 206 B

6 📄

top_tuner.v

大小: 1.84 KB

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