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V 的代码
bidirec.v
module bidirec (oe, clk, inp, outp);
// Port Declaration
input oe;
input clk;
input inp;
output outp;
reg outp;
always @ (posedge clk)
outp = oe ? inp : 1'bZ ;
endmodul
timer.v
/************************************************
函数名：timer
功 能：定时器
参 数：en定时器使能信号，高电平时计数,
clk时钟信号,
flag定时器状态标志，计数时为低电平
计数截止时为高电平
***********************
confirmpulse.v
/***************************************************************************************
实现功能简述
本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步
脉冲宽度 = pulsewide + 1 时钟周期;
输入一个启
tee.v
module tee(en,dat,out,clk);
input [3:0]dat;
input clk,en;
output out;
reg out,fifo_ren;
always @(posedge clk)
begin
if(!en)
out
fsm.v
module FSM( In, Clk, Reset, State, Q );
input In,Clk,Reset;
output Q;
output [3:0] State;
reg Q;
reg [3:0] State;
parameter A = 4'b1010,
B = 4'b1011,
C = 4'b1100,
test.v
/*============================================================================
clock and reset product module
===============================================================
top.v
`timescale 1ns / 100ps
module top(
// input port
clk_in, // 1s
rst_n,
genralua.v
module genralUa(bse,address,ke);
//input
input bse;
input[6:1] address;
//output
output[25:1] ke;
reg[25:1] ke;
reg[9:0] a;
reg[9:0] b;
reg[3:0] c;
reg[3:0] d;
always @(bse or address
timescale.v
`timescale 1ns / 10ps
tests.v
task show_errors;
begin
$display("\n");
$display(" +--------------------+");
$display(" | Total ERRORS: %0d |", error_cnt);
$display(" +----------