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V 的代码
dapara.v
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// IEEE STD 1364-1995 Verilog file: dapara.v
// Author-EMAIL: Uwe.Meyer-Baese@ieee.org
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bfproc.v
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// IEEE STD 1364-1995 Verilog file: bfproc.v
// Author-EMAIL: Uwe.Meyer-Baese@ieee.org
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cordic.v
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// IEEE STD 1364-1995 Verilog file: cordic.v
// Author-EMAIL: Uwe.Meyer-Baese@ieee.org
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dasign.v
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// IEEE STD 1364-1995 Verilog file: dasign.v
// Author-EMAIL: Uwe.Meyer-Baese@ieee.org
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logical.v
module logical (DC_B_Src1,DC_B_Src2,DC_AND,DC_OR,DC_XOR,DC_ANDN,logical_out);
input DC_AND;
input DC_OR;
input DC_XOR;
input DC_ANDN;
input [31:0] DC_B_Src1;
input [31:0] DC_B_Src2;
sshl.v
`timescale 1ns/10ps
module sshl (Right_Shifter_Result,DC_B_Src2,en_instruction_execute,dst_SSHL,S_W_SAT,Left_Shifter_Result);
input [31:0] Right_Shifter_Result;//无符号右移移位的结果
input [31:0] DC_B_Src
mix.v
module MIX(DC_MVK,DC_MVKH,DC_W_SHLMB,DC_W_SHRMB,MIX_out,DC_B_Src2,DC_B_Src1,DC_W_PACK2,DC_MVC);
input [31:0] DC_B_Src2;
input [31:0] DC_B_Src1;
input DC_MVK;
input
top.v
// TOP.v
//顶层文件，用来例化各个模块
module top(CLK48M,rst,pwmout);
input CLK48M;
input rst;
output pwmout;
wire GLA;
wire [7:0] data;
wire [2:0] addr;
wire WE,CS;
//例化PWM Cor
pwm.v
// PWM.v
//PWM模块
module PWM(wb_clk_i, wb_rst_i,wb_adr_i, wb_dat_i, wb_dat_o,wb_we_i, wb_cs_i,pwm_out);
parameter clock_divide_reg_init = 32'h0000_0000;
parameter duty_cycle_reg_init = 32'h0000_0