verilog程序

USB接口的测试程序

USB接口的测试程序，Verilog语言编写

标签： USB 接口测试程序

上传时间： 2014-01-02

上传用户：qwe1234
基于verilog的FSK调制解调代码

用verilog语言设计的fsk的调制与解调程序

标签： verilog FSK 调制解调代码

上传时间： 2017-04-12

上传用户：aefswljxt
模5计数器verilog

verilog语言设计模5计数器，包括源程序和仿真程序，vivado软件可直接下载运行。

标签： verilog 模计数器

上传时间： 2020-05-05

上传用户：may14
verilog源程序

一些verilog源代码程序。适合硬件设计的初学者

标签： verilog 源程序

上传时间： 2021-12-07

上传用户：niejun0922
FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明使用 FPGA

FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO写数据wire wr_en; //FIFO写使能wire rd_en; //FIFO读使能wire[15:0] r_data; //FIFO读数据wire full; //FIFO满信号 wire empty; //FIFO空信号 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空，开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)

标签： fpga fifo verilog quartus

上传时间： 2021-12-19

上传用户：20125101110
Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码

Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码 //本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在//PC机上安装一个串口调试工具来验证程序的功能。//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控//制器，10个bit是1位起始位，8个数据位，1个结束//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA/CPLD向PC发送“21 EDA"//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA/CPLD发送0-F的十六进制

标签： verilog hdl cpld 串口通讯 quartus

上传时间： 2022-02-18

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基于CPLD器件的线型CCD东芝TCD1501的驱动程序

基于CPLD器件的线型CCD东芝TCD1501的驱动程序，用verilog语言开发。

标签： cpld ccd tcd1501

上传时间： 2022-05-16

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Verilog实例代码，Verilog HDL 程序设计教程相关代码

Verilog实例代码

标签： verilog

上传时间： 2022-07-06

上传用户：默默
Matlab应用程序接口用户指南

Matlab应用程序接口用户指南

标签： Matlab 应用程序接口用户

上传时间： 2013-05-15

上传用户：eeworm
微型计算机原理与汇编语言程序设计 PPT版

微型计算机原理与汇编语言程序设计 PPT版

标签： 微型计算机汇编语言程序设计

上传时间： 2013-07-16

上传用户：eeworm