testbench
testbench是一种验证的手段。首先，任何设计都是会有输入输出的。但是在软环境中没有激励输入，也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的一种“虚拟平台”的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是testbench的含义。
testbench 全部资料 93 份
FEATURES • 16 bit PIPE Spec PCI Express Testbench • Link training • Initial Flo
FEATURES • 16 bit PIPE Spec PCI Express Testbench • Link training • Initial Flo...
是用verilog写得加法器以及计数器里面有测试文件（testbench）
是用verilog写得加法器以及计数器里面有测试文件（testbench），对于初学者来说这个可以用来参考下...
用于verlilog自动产生testbench的脚本 用法：gen_tb <yourfilename>
用于verlilog自动产生testbench的脚本 用法：gen_tb <yourfilename>...
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的...
Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。
Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。...