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是用verilog写得加法器以及计数器里面有测试文件（testbench）

VHDL/FPGA/Verilog 2 K 48 次下载 2014-01-16

资源详细信息

文件格式

RAR

文件大小

2 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2014-01-16 02:53

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48 次

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是用verilog写得加法器以及计数器里面有测试文件（testbench） - 资源详细说明

是用verilog写得加法器以及计数器里面有测试文件（testbench），对于初学者来说这个可以用来参考下

是用verilog写得加法器以及计数器里面有测试文件（testbench） - 源码文件列表

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1

aoi.v

2

counter4.v

3

counter4_tb.v

4

adder4.v

5

adder4_tb.v

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