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Variable Reduction Testbench通过
Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。
VHDL/FPGA/Verilog
136 K
119 次下载
2014-01-24
资源详细信息
文件格式
ZIP
文件大小
136 K
资源分类
VHDL/FPGA/Verilog
上传者
SAMDUK
发布时间
2014-01-24 18:51
下载统计
119
次
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2 积分
Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。 - 资源详细说明
Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。
Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。 - 源码文件列表
本资源包含 32 个源码文件
支持在线预览,点击文件名即可查看
1
testset_wine.mat
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2
preproc_log.txt
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3
method_firsteig.m
查看源码
4
thresholds.m
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5
method_b4.m
查看源码
6
reduction.fig
查看源码
7
reduction.m
查看源码
8
about.m
查看源码
9
查看源码
10
reduction.ini
查看源码
11
strings_format.m
查看源码
12
thresholds.fig
查看源码
13
testset_iris.mat
查看源码
14
about.fig
查看源码
15
variable_reduction_help.pdf
查看源码
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