testbench
testbench是一种验证的手段。首先，任何设计都是会有输入输出的。但是在软环境中没有激励输入，也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的一种“虚拟平台”的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是testbench的含义。
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Writing Testbenches classic book in verilog testbench
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rs232 incloudin of trx and testbench
包含UART模块及测试平台的Verilog实现，可直接用于实际通信系统开发。代码经过多个项目验证，结构清晰，适合快速集成与调试。涵盖发送、接收及对应测试用例，便于验证功能完整性。...