源码文件
(edif (rename uc_interface "uC_interface") (edifVersion 2 0 0) (edifLevel 0) (keywordMap (keywordLevel 0)) (status …
Virtex-II 源代码
VirtEx-II系列FPGA以其卓越的性能、低功耗和丰富的逻辑资源，成为数字信号处理、通信系统及嵌入式计算等领域的理想选择。该技术不仅支持高速数据传输与处理，还具备强大的可编程能力，能够满足从原型设计到产品开发各阶段的需求。对于希望深入了解或应用先进FPGA技术的工程师而言，这…
收录资源 500 份
全站深度检索
共匹配 500 份工程资源
· 第 24 / 50 页
源码文件
Synthesizing work.top.gen Synthesizing work.ram_rw.select_ram Synthesizing virtex2.ram128x1s.syn_black_box Post processing for …
源码文件
(edif hdl_demo (edifVersion 2 0 0) (edifLevel 0) (keywordMap (keywordLevel 0)) (status (written (timeStamp…
源码文件
JDF F // Created by Project Navigator ver 1.0 PROJECT XSTDemo_VHDL_prj DESIGN xstdemo_vhdl_prj Normal DEVFAM virtex2 DEVFAMTI…
源码文件
JDF F // Created by Project Navigator ver 1.0 PROJECT XSTDemo_Vlog_Prj DESIGN xstdemo_vlog_prj Normal DEVFAM virtex2 DEVFAMTI…
源码文件
JDF G // Created by Project Navigator ver 1.0 PROJECT sum DESIGN sum DEVFAM virtex DEVFAMTIME 0 DEVICE xcv200 DEVICETIME 0 …
源码文件
(edif vga_key (edifVersion 2 0 0) (edifLevel 0) (keywordMap (keywordLevel 0)) (status (written (timeStamp …
源码文件
sch2vhdl -family=virtex2 -flat -suppress -w CNT60.sch cnt60.vhf
源码文件
----------------------------------------------------------------------------- -- LEON3 Demonstration design test bench configurati…
源码文件
----------------------------------------------------------------------------- -- LEON3 Demonstration design test bench configurati…