PLL

锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”

资源总数

207

PLL 全部资料 207 份

The PI74SSTV16857 is a 14-bit stub-series-terminated logic (SSTL_2)registered driver with dif

2023-10-18 2 PLL

adi提供adc环路滤波器的设计工具，excl表格。

2023-03-25 5 PLL

锁相环PLL原理与应用教程，讲的通俗易懂

2023-08-30 5 PLL

应用FPGA，采用PLL频率合成技术，设计出半整数\整数频率合成器，输出范围为1Khz-999.5Khz，步进频率可达到0.5Khz，经过验证性能很好！

2025-06-26 4 PLL

本文讨论了DDS+PLL 结构频率合成器硬件电路设计中需要考虑的几方面问题并给出了设计原则，依此原则我们设计了一套短波波段频率合成器，实验结果证实了其可行性。

2024-03-29 7 PLL

2013-11-26 72 PLL

本程序是一个PLL仿真程序，分为参数设置，仿真和后显示三部分.

2015-07-20 138 PLL

2014-01-02 190 PLL

fpga中pll时钟实现的源代码，可实现倍频或分频

2016-03-08 102 PLL

8051单片机结合BU2614的PLL程序，并由普通遥控器进行操作。

2016-08-31 77 PLL