fredivn.vhd 偶数分频 fredivn1.vhd 奇数分频 frediv16.vhd 16分频 PULSE.vhd 数控分频器
上传时间： 2016-11-21
上传用户：zl5712176
主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率
上传时间： 2016-11-28
上传用户：lizhen9880
该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字
上传时间： 2013-12-30
上传用户：xlcky
利用VHDL语言描述的5分频器（改变程序中m1,m2值，可作为任意奇数分频器）
上传时间： 2013-12-23
上传用户：稀世之宝039
任意小数分频器产生原理，及详细说明文档，任意数分频(包括奇偶数和小数)的设计方法(含VHDL例子)
标签： 小数分频器
上传时间： 2013-12-11
上传用户：daoxiang126
利用数控分频器设计硬件电子琴.硬件电子琴电路模块设计
上传时间： 2013-11-28
上传用户：Shaikh
数控分频器的设计 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，例3的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
上传时间： 2013-12-11
上传用户：黑漆漆
半整数分频器的设计 请不要上传有版权争议的内容和木马病毒代码
上传时间： 2014-08-16
上传用户：trepb001
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7
上传时间： 2017-01-19
上传用户：xiaohuanhuan
基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
上传时间： 2014-11-18
上传用户：songnanhua
