参数化分频器
参数化分频器，以5为例，能很方便的扩展到参数N...
分频技术资料
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半整数分频器的实现（verilog）
半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！...
VHDL描述的时钟分频电路
VHDL描述的时钟分频电路，用途广......
此为EDA设计的分频器模块。可以实现三种不同的频率信号
此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小...
标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (
标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (...
分频器的vhdl描述
分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频...
VHDL 的一个流水灯程序 开发平台Quartusii 使用的延时方法为分频思想
VHDL 的一个流水灯程序 开发平台Quartusii 使用的延时方法为分频思想...
关于基数分频技巧设计,基于VHDL语言,对实际设计有帮助
关于基数分频技巧设计,基于VHDL语言,对实际设计有帮助...
数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性
数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性...
4位可逆计数器：将50MHz的时钟进行 分频后的结果作为时钟控制
4位可逆计数器：将50MHz的时钟进行 分频后的结果作为时钟控制，根据输入进行条件判断，再通过设置一个四位的向量将结果输出，利用数码管显示在实验板上...