分频
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分频 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 703 篇文章，持续更新中。
EDA常用计数函数VHDL程序设计,基于VHDL的交通灯设计实例&分频器
EDA常用计数函数VHDL程序设计,基于VHDL的交通灯设计实例&分频器
利用VHDL语言描述的5分频器（改变程序中m1,m2值
利用VHDL语言描述的5分频器（改变程序中m1,m2值，可作为任意奇数分频器）
四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数
四位计数器
计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
此为EDA设计的分频器模块。可以实现三种不同的频率信号
此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小
这是一个8分频的VHDL语言设计程序
这是一个8分频的VHDL语言设计程序，也可以看成是8进制计数器
对任意始终进行精确的5分频处理,而且没有毛刺,效果很好.
对任意始终进行精确的5分频处理,而且没有毛刺,效果很好.
并串转换器：将并行输入的信号以串行方式输出
并串转换器：将并行输入的信号以串行方式输出，这里要注意需先对时钟进行分频，用得到的低频信号控制时序，有利于观察结果（可以通过L灯观察结果）
工程中使用的一段资源管理vhdl程序,有简单的分频代码等
工程中使用的一段资源管理vhdl程序,有简单的分频代码等，希望能给你帮助
//串行驱动led显示
//串行驱动led显示，
//一个74hc595位移寄存器驱动三极管驱动led位，
//两个74hc595驱动led段，方式位5位x8段x2=10个数码管
//5分频，每次扫描时间位1.25ms
分频器
分频器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的
本例展示了如何设置TIM工作在输出比较-非主动模式（Output Compare Inactive mode）
本例展示了如何设置TIM工作在输出比较-非主动模式（Output Compare Inactive mode），并产生相应的中断。
TIM2时钟设置为36MHz，预分频设置为35999，TIM2计数器时钟可表达为：
TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 KHz
设置TIM2_CCR1寄存器值为1000， CCR1寄存器值1
了解减法分频电路的设计。 （2）内容：分析例2.8程序的原理
了解减法分频电路的设计。
（2）内容：分析例2.8程序的原理，给出其仿真结果，说明语句的功能。可以改变程序中的分频比。引脚锁定可参考图2.9。
（3）说明：将CLK2的跳线冒连在2Hz上 。LED1指示输入频率，LED2分频后的结果。可以看到LED1每闪烁6下，LED2闪烁一下，因为是6分频电路。
分频电路的VHDL设计,在你的设计中,如果有用到分频电路的话,他将帮组你了解分频电路
分频电路的VHDL设计,在你的设计中,如果有用到分频电路的话,他将帮组你了解分频电路
PWM经过RC滤波产生电压,经过XTR115产生4-20mA电流输出,要点是XTR115的电压输入问题,自身为两线制,+5V输出提供不了较大电流,需要用DCDC,RC滤波采用钽电容和4.7k-4.9k
PWM经过RC滤波产生电压,经过XTR115产生4-20mA电流输出,要点是XTR115的电压输入问题,自身为两线制,+5V输出提供不了较大电流,需要用DCDC,RC滤波采用钽电容和4.7k-4.9k的低温漂电阻能得到较高线形度,PWM输出为AVR单片机16位,模式15,不分频
电子琴VHDL程序包含有：顶层程序、音阶发生器程序、数控分频模块程序和自动演奏模块程序
电子琴VHDL程序包含有：顶层程序、音阶发生器程序、数控分频模块程序和自动演奏模块程序
一个时钟分频模块,in verilog hdl
一个时钟分频模块,in verilog hdl
设计并调试好一个能产生”梁祝”曲子的音乐发生器
设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬
用vhdl实现占空比1：1的通用分频模块
用vhdl实现占空比1：1的通用分频模块，非常实用，欢迎大家下载
使用VHDL语言写的一些奇次和偶次分频源程序
使用VHDL语言写的一些奇次和偶次分频源程序，在使用CPLD/FPGA的过程中有一定的参考价值
数字式计时器一般都由震荡器
数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。