全加器
共 115 篇文章
全加器 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 115 篇文章，持续更新中。
全加器的VHDL程序实现及仿真
全加器的VHDL程序实现及仿真
synplify环境下 实现 全加器 功能
synplify环境下 实现 全加器 功能
这个源程序是关于全加器的
这个源程序是关于全加器的，又需要的同学可以借鉴一下
全加器的详细设计思路和用VHDL语言编写的详细源代码
全加器的详细设计思路和用VHDL语言编写的详细源代码
通过VHDL实现4位全加器
通过VHDL实现4位全加器，8位全加器，和8位通用寄存器的设计
全加器仿真程序. 大家可以参考下
全加器仿真程序. 大家可以参考下 ，本人检查无误。无毒。如有问题，请来信咨询。
全加器和记数器的测试文件
全加器和记数器的测试文件，可直接用于modsim测试
数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
10个VHDL程序实例
10个VHDL程序实例，包括加法器，全加器、函数发生器，选择器等。
半加器 或门 1位二进制全加器顶层设计描述
半加器 或门 1位二进制全加器顶层设计描述
这是一个基于嵌入式的利用硬件高级描述语言编写的全加器程序
这是一个基于嵌入式的利用硬件高级描述语言编写的全加器程序，可以满足二进制全加的功能。
VHDL实现四位全加器
VHDL实现四位全加器，适合初学者，源程序下载
本程序以Modelsim为开发平台
本程序以Modelsim为开发平台，采用VHDL为开发语言，实现了简单的全加器．适合初学Modelsim的同行
全加器,有半加器和或门组成.元件例化语句.
全加器,有半加器和或门组成.元件例化语句.
用VHDL语言设计四位全加器
用VHDL语言设计四位全加器，有低位进位和高位进位。
一位全加器源码实现了MAX及其一系列器件实现全加的功能
一位全加器源码实现了MAX及其一系列器件实现全加的功能
用VERILOG语言实现了全加器,可综合可仿真通过
用VERILOG语言实现了全加器,可综合可仿真通过
实验课的作业
实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。
一个全加器的VHDL程序,经过编译和仿真.
一个全加器的VHDL程序,经过编译和仿真.
一位全加器
一位全加器，VERILOG实现，包括测试文件，测试可用，欢迎下载，共同学习