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VHDL/FPGA/Verilog
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一个全加器的VHDL程序,经过编译和仿真.
一个全加器的VHDL程序,经过编译和仿真.
VHDL/FPGA/Verilog
150 K
131 次下载
2013-12-24
资源详细信息
文件格式
RAR
文件大小
150 K
资源分类
VHDL/FPGA/Verilog
上传者
wg204wg
发布时间
2013-12-24 09:49
下载统计
131
次
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一个全加器的VHDL程序,经过编译和仿真. - 资源详细说明
一个全加器的VHDL程序,经过编译和仿真.
一个全加器的VHDL程序,经过编译和仿真. - 源码文件列表
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1
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adder1.pin
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adder1.map.rpt
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adder1.qpf
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adder1.vhd
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adder1.sim.rpt
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10
adder1.map.summary
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11
adder1.qws
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adder1.tan.summary
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13
adder1.vwf
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14
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15
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