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实验课的作业
实验课的作业
VHDL/FPGA/Verilog
60 K
45 次下载
2013-12-25
资源详细信息
文件格式
RAR
文件大小
60 K
资源分类
VHDL/FPGA/Verilog
上传者
dan_che
发布时间
2013-12-25 10:51
下载统计
45
次
所需积分
2 积分
实验课的作业 - 资源详细说明
实验课的作业,包括半加器、全加器、加/减法器,使用逻辑图和VHDl描述,包括分析和报告。
实验课的作业 - 源码文件列表
本资源包含 34 个源码文件
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1
pepextractor.prj
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2
_info
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3
_primary.dat
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4
behavioral.asm
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behavioral.dat
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6
_primary.dat
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behavioral.asm
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8
behavioral.dat
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_primary.dat
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behavioral.asm
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_primary.dat
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behavior.dat
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behavior.asm
查看源码
15
addsub_addsubtest_vhd_tb.udo
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