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VHDL/FPGA/Verilog verilog分频器～时钟为50hmz

verilog分频器～时钟为50hmz，波特率采用9600bps～
https://www.eeworm.com/dl/663/234234.html
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操作系统开发 verilog 描述8051core参考学习用

verilog 描述8051core参考学习用
https://www.eeworm.com/dl/531/243517.html
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VHDL/FPGA/Verilog 基于AMBA规范的总线VERILOG HDL 源代码

基于AMBA规范的总线VERILOG HDL 源代码
https://www.eeworm.com/dl/663/243600.html
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VHDL/FPGA/Verilog ps2接口的verilog hdl源代码

ps2接口的verilog hdl源代码
https://www.eeworm.com/dl/663/243602.html
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VHDL/FPGA/Verilog 采用verilog hdl 语言实现整形dct算法

采用verilog hdl 语言实现整形dct算法，设计合理，算法简单，是红色逻辑开发板试验程序，值得一看。
https://www.eeworm.com/dl/663/247467.html
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VHDL/FPGA/Verilog verilog实现的数字滤波器

verilog实现的数字滤波器，用于fpga
https://www.eeworm.com/dl/663/249357.html
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VHDL/FPGA/Verilog 自己编写的串口UART的接收Verilog模块

自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。
https://www.eeworm.com/dl/663/251471.html
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软件设计/软件工程 verilog语言描述多时钟方法！！！强力推荐。

verilog语言描述多时钟方法！！！强力推荐。
https://www.eeworm.com/dl/684/251925.html
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VHDL/FPGA/Verilog Synchronous read write RAM verilog。经过modelsim se仿真。

Synchronous read write RAM verilog。经过modelsim se仿真。
https://www.eeworm.com/dl/663/258624.html
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其他书籍 Verilog_and_VHD_stata_machine_design.rar.外国的

Verilog_and_VHD_stata_machine_design.rar.外国的，写得很好，值得一看啊。
https://www.eeworm.com/dl/542/259008.html
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