verilog分频器～时钟为50hmz

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• verilog分频器～时钟为50hmz免费下载

  资源简介：verilog分频器～时钟为50hmz，波特率采用9600bps～

  标签： verilog hmz 50 分频器

  上传时间： 2013-12-26

  上传用户：lwwhust

• 标签： verilog 分频器 N倍奇数分频器.(verilog) N_odd_divider.v / verilog module N_odd_divider (免费下载

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  标签： verilog N_odd_divider module 分频器

  上传时间： 2014-01-12

  上传用户：nanxia

• 主时钟为15.36MHz的带选通的8位输出分频器免费下载

  资源简介：主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率

  标签： 15.36 MHz 主时钟 8位

  上传时间： 2016-11-28

  上传用户：lizhen9880

• 自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA； 通过了仿真、运行。时间可以设置为随意的两位数.免费下载

  资源简介：自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA； 通过了仿真、运行。时间可以设置为随意的两位数.

  标签： VHDL EDA 交通灯控制器 分频器

  上传时间： 2017-08-10

  上传用户：ghostparker

• 该模块为分频器免费下载

  资源简介：该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字

  标签： 模块 分频器

  上传时间： 2013-12-30

  上传用户：xlcky

• 半整数分频器的实现（verilog）免费下载

  资源简介：半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！

  标签： verilog 整数 分频器

  上传时间： 2014-08-19

  上传用户：pompey

• 用verilog实现基于FPGA的通用分频器免费下载

  资源简介：用verilog实现基于FPGA的通用分频器

  标签： verilog FPGA 分频器

  上传时间： 2013-08-30

  上传用户：xingyuewubian

• 非整数分频器 分频系数为无限不循环小数 vhdl免费下载

  资源简介：非整数分频器 分频系数为无限不循环小数 vhdl

  标签： vhdl 整数 分频器 分频

  上传时间： 2015-08-17

  上传用户：cccole0605

• 用verilog实现基于FPGA的通用分频器免费下载

  资源简介：用verilog实现基于FPGA的通用分频器

  标签： verilog FPGA 分频器

  上传时间： 2015-08-20

  上传用户：songrui

• 这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器免费下载

  资源简介：这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。

  标签： VHDL 语言 编写 参数

  上传时间： 2015-08-22

  上传用户：xinyuzhiqiwuwu

• 用verilog编写适中分频器 并且还有测试程序免费下载

  资源简介：用verilog编写适中分频器 并且还有测试程序

  标签： verilog 编写 分频器 测试程序

  上传时间： 2013-11-28

  上传用户：dongqiangqiang

• 用verilog编写适中分频器 并且还有测试程序免费下载

  资源简介：用verilog编写适中分频器 并且还有测试程序

  标签： verilog 编写 分频器 测试程序

  上传时间： 2013-12-17

  上传用户：evil

• 本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程免费下载

  资源简介：本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。 关键词：半整数，可控分频器，VHDL, FPGA

  标签： VHDL 分频 整数 系数

  上传时间： 2015-11-27

  上传用户：tyler

• DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K免费下载

  资源简介：DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.

  标签： signal_out signal_in DPLL 模

  上传时间： 2013-12-26

  上传用户：希酱大魔王

• 使用verilog编写分频器免费下载

  资源简介：使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频

  标签： verilog 编写 分频器

  上传时间： 2016-01-23

  上传用户：stvnash

• 技术分频器。把时钟分为奇数个免费下载

  资源简介：技术分频器。把时钟分为奇数个，好像我做出来是个通用的。

  标签： 分频器 分 时钟

  上传时间： 2014-01-19

  上传用户：515414293

• VHDL分频器免费下载

  资源简介：VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频...

  标签： VHDL 分频器

  上传时间： 2013-11-29

  上传用户：1079836864

• 该源码为VHDL语言编写的分频器免费下载

  资源简介：该源码为VHDL语言编写的分频器，在W-4b教学平台上通过验证

  标签： VHDL 源码 分频器 语言

  上传时间： 2016-09-17

  上传用户：erkuizhang

• 用verilog HDL实现的任意 频率分频器源代码免费下载

  资源简介：用verilog HDL实现的任意 频率分频器源代码，是一个通用的程序

  标签： verilog HDL 频率 分频器

  上传时间： 2014-01-07

  上传用户：alan-ee

• 利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23）免费下载

  资源简介：利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。

  标签： HEX 计数器 模 1Hz

  上传时间： 2014-12-19

  上传用户：dbs012280

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  资源简介：此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小

  标签： EDA 分频器 模块 频率信号

  上传时间： 2013-12-22

  上传用户：671145514

• 数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性免费下载

  资源简介：数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现...

  标签： VHDL 数控 分频器 修改

  上传时间： 2014-11-28

  上传用户：1051290259

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  标签： verilog 分频器 分频 模

  上传时间： 2017-06-18

  上传用户：GavinNeko

• 此文件为EDA的8位分频器免费下载

  资源简介：此文件为EDA的8位分频器，但可以用于不同位分频器，如：1位到10位等，用Quartus软件来，以文件VHD格式编译即可

  标签： EDA 8位 分频器

  上传时间： 2013-12-25

  上传用户：003030

• VHDL语言的高频时钟分频模块。一种新的分频器实现方法。免费下载

  资源简介：VHDL语言的高频时钟分频模块。一种新的分频器实现方法。

  标签： VHDL 语言 分频 模块

  上传时间： 2017-07-21

  上传用户：cylnpy

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  资源简介：键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz

  标签： 100K 10K 1Hz MHz

  上传时间： 2014-01-16

  上传用户：qweqweqwe

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  资源简介：用verilog实现了奇数和偶数不同的分频器设计

  标签： verilog fpga 分频器

  上传时间： 2016-07-11

  上传用户：jhjjh

• verilog设计三分频器代码免费下载

  资源简介：用verilog编写的三分频器代码，用modelsim测试没有问题，有问题请反馈给我

  标签： verilog 三分频 代码

  上传时间： 2017-02-26

  上传用户：zhangqi

• 带分频器的bcd计数电路设计免费下载

  资源简介：带分频器的bcd计数电路设计，verilog源码

  标签： bcd 分频器 计数电路

  上传时间： 2014-01-13

  上传用户：s363994250

• 利用VHDL语言编写的一个16分频器免费下载

  资源简介：利用VHDL语言编写的一个16分频器，另外可以在程序中修改为任意2N的分频器

  标签： VHDL 语言 编写 分频器

  上传时间： 2014-01-18

  上传用户：erkuizhang