大型设计中FPGA的多时钟设计策略,希望有需要的人喜欢
标签： FPGA 大型 多时钟 策略
上传时间： 2013-08-14
上传用户：zhichenglu
大型设计中FPGA的多时钟设计策略,很详细的描述了在FPGA设计中时钟设计的方法
上传时间： 2013-09-04
上传用户：妄想演绎师
多时钟域的异步信号的参考解决
标签： 多时钟域 异步信号
上传时间： 2013-11-06
上传用户：极客
上传时间： 2015-04-14
上传用户：wyc199288
含有：多时钟系统设计，如何处理建立保持时间，如何处理内部三态电路，消除组合逻辑产生的毛刺，用单片机配置fpga
标签： 多时钟 系统设计
上传时间： 2015-09-17
上传用户：大三三
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
标签： CLK VERILOG 多时钟 应用于
上传时间： 2016-01-26
上传用户：wangchong
verilog语言描述多时钟方法！！！强力推荐。
标签： verilog 语言 多时钟
上传时间： 2016-01-27
上传用户：1583060504
大型设计中FPGA的多时钟设计策略，使用atmel
上传时间： 2016-02-03
上传用户：851197153
多时钟域下同步逻辑的RTL代码（包括数据同步器和控制信号万能同步器）
标签： RTL 同步器 多时钟域 代码
上传时间： 2014-01-07
上传用户：924484786
上传时间： 2016-11-16
上传用户：气温达上千万的
