register.v

来自「这个文件中使用verilog hdl简单的利用基本运算实现了微型的cpu设计开发」· Verilog 代码 · 共 35 行

`include "defines.v"
module register (
                out  ,
                data ,
                clk  ,
                enable  ,
                reset_
                );

output  [7:0]   out  ;
input   [7:0]   data ;
input           clk  ;
input           enable  ;
input           reset_ ;

reg [7:0] out;

//功能一致，下面的代码资源占用少些
//对应带使能的触发器单元
always @ ( posedge clk or negedge reset_ )
  if ( !reset_ )
    out <= 0;
  else if ( enable == 1'b1 )
     	out <= data;

//wire load;
//assign load = clk & enable;
//always@(posedge load or negedge reset_)
//  if ( !reset_ )
//    out <= 0;
//  else 
//    out <= data;

endmodule