clockgen.v

来自「这个文件中使用verilog hdl简单的利用基本运算实现了微型的cpu设计开发」· Verilog 代码 · 共 40 行

// clk  : _-_-_-_-_-_-_-_-
// clk2 : --__--__--__--__
// fetch: ----____----____

`include "defines.v"
module clockgen
	(
	clk   ,
	clk2  ,
	fetch    
	);
output clk   ;
output clk2  ;
output fetch ;
reg    clk   ;
reg    clk2  ;
reg    fetch ;
  initial
    begin
      clk   = 0;
      clk2  = 1;
      fetch = 1;
    end

  always
    begin
      #(`PERIOD/2) clk = 1;
      #(`PERIOD/2) clk = 0;
    end

  always @(negedge clk)
    begin
      if ( !clk2 )
        fetch <= ~fetch;
      clk2 <= ~clk2;
    end

endmodule