counter.v

来自「这个文件中使用verilog hdl简单的利用基本运算实现了微型的cpu设计开发」· Verilog 代码 · 共 30 行

`include "defines.v"

module counter  (
                cnt  ,
                data ,
                clk  ,
                load ,
                rst_   
                );

output [4:0] cnt  ;
input  [4:0] data ;
input        clk  ;
input        load ;
input        rst_ ;

reg [4:0] cnt;
always@(posedge clk or negedge rst_)
begin
	if(!rst_)
		cnt<=5'b0;
	else begin
		if(load) cnt<=data;
		else	cnt<=cnt+1;
	end
end

endmodule