ffd.v.bak

来自「这是基于verilog语言写的」· BAK 代码 · 共 12 行

module FFD(idclock,reset,a,b,c);
input idclock,reset,a;
output b,c;
reg b,c;

always@(posedge idclock or negedge reset )
begin
   if(reset==0) begin b<=0;c<=1; end
   else if(reset==1) begin b<=a;c<=(~a);end
end

endmodule