使用Verilog语言编写，把FPGA配置成一个fifo
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1
FILE
func_sim.log
48.4 KB
包内组件
2
FILE
string_decode_fn.v
5.6 KB
包内组件
3
FILE
run_sim
176 B
包内组件
4
FILE
tb_sdrm.v
7.9 KB
包内组件
5
FILE
func_sim.cfg
1.4 KB
包内组件
6
FILE
func_sim.vpd
200.9 KB
包内组件
7
FILE
readme
6.4 KB
包内组件
8
FILE
mt48lc1m16a1.v
35.4 KB
包内组件
9
FILE
bank0.txt
200 B
包内组件
10
FILE
bank1.txt
200 B
包内组件
11
FILE
mt48lc1m16a1-8a.v
34.2 KB
包内组件
12
FILE
test.v
31.9 KB
包内组件