jk_tp.txt
来自「这是基于verilog语言写的」· 文本 代码 · 共 23 行
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23 行
module JK_tp
reg idclock,reset,j,k;
wire q,qn;
paremeter dely=100;
JK inst_jk(idclock,reset,j,k,q,qn);
initial idclock=0;reset=0;j=0,k=1;
begin
#(dely*20) reset=1;
#(dely*20) j=1;
#(dely*20) k=0;
#(dely*20) j=0;
#(dely*20) reset=0;
#(dely*20) reset=1;
end
always#(dely/2) idclock=~idclock;
initial
$monitor($time,,,"reset=%d,idclock=%d,j=%d,k=%d,q=%d,qn=%d" ,reset,idclock,j,k,q,qn);
endmodule
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