jk_tp.txt

来自「这是基于verilog语言写的」· 文本 代码 · 共 23 行

TXT
23
字号
module JK_tp
reg  idclock,reset,j,k;
wire q,qn;

paremeter dely=100;
JK inst_jk(idclock,reset,j,k,q,qn);

initial idclock=0;reset=0;j=0,k=1;
begin 
#(dely*20)  reset=1;
#(dely*20)  j=1;
#(dely*20)  k=0;
#(dely*20)  j=0;
#(dely*20)  reset=0;
#(dely*20)  reset=1;
end
always#(dely/2)  idclock=~idclock;

initial
$monitor($time,,,"reset=%d,idclock=%d,j=%d,k=%d,q=%d,qn=%d" ,reset,idclock,j,k,q,qn);

endmodule

⌨️ 快捷键说明

复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?