dpll_3count_tp.v.bak

这是基于verilog语言写的

module DPLL_3count_tp;
reg idclock,inc,dec,reset;
wire idout;

parameter dely=100;
DPLL_3count  inst_DPLL_3count(idclock,inc,dec,idout,reset);

initial
begin idclock=0;reset=0;inc=0;dec=0;
#(dely*20)  reset=1;
#(dely*20)  inc=1;
#(dely*20)  inc=0;
#(dely*20)  dec=1;
#(dely*20)  dec=0;
#(dely*20)  reset=0;
#(dely*20)  reset=1;
#(dely*50)  $stop;
end
always#(dely/2)  idclock=~idclock;

initial
$monitor($time,,,"reset=%d,idclock=%d,inc=%d,dec=%d,idout=%d" ,reset,idclock,inc,dec,idout);

endmodule