mux_2_1.v.bak

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· BAK 代码 · 共 22 行

module mux_2_1(f,a,b,s);
input a,b;
input s;
output f;
assign f=s?a:b;
endmodule

module mux_2_1_test;
reg a,b,s;
wire f;
mux_2_1 M1(f,a,b,s);
initial begin
    a=0;b=0;s=0;
    #10 a=0;b=1;s=1;
    #10 a=1;b=0;s=1;
    #10 a=0;b=1;s=1;
    #10 a=1;b=1;s=0;
    #10 a=0;b=1;s=1;
    #10 a=1;b=0;s=1;
    #10 a=0;b=1;s=0;
end
endmodle