about_time.v

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 7 行

module about_time;
initial
  begin
    $timeformat(-9,2,"ns",10);
    $display("current simulation time is: %t",$time);
  end
endmodule