mux_2_1.v

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 6 行

module mux_2_1(f,a,b,s);
input a,b;
input s;
output f;
assign f=s?a:b;
endmodule