random_function.v

来自「该代码中有不少关于学习verilog HDL的例子,对初学者有帮助」· Verilog 代码 · 共 8 行

module random_function;
reg[7:0] rand_data;
always
  begin
    #1 rand_data=$random %50;
    $display($time,,,,"rand_data=%b.",rand_data);
  end
endmodule