flag1.v

来自「该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码」· Verilog 代码 · 共 30 行

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//flag1模块为帧定界序列01111110的产生模块///
//  en2:使能端信号                       ///
//  clk:全局时钟                         ///
//  dout:输出信号                        ///
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module flag1(en2,clk,dout);
input clk,en2;
output dout;
reg dout;
reg[3:0] count=0;
always@(posedge clk)
begin 
	if(en2) begin
	    if(count==0)begin
		    count=count+1;
		    dout=0;
		end
		else if(count==7)begin
		    count=0;
		    dout=0;
		end
		else if(count<7)begin
			count=count+1;
			dout=1; 
		end	
		end
end
endmodule