free.v

来自「该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码」· Verilog 代码 · 共 32 行

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//free模块是用于产生空闲序列10110101     //
//                                       //
//clk:全局时钟                           // 
//en3:使能控制信号                       //
//dout:输出信号                          //
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module free(clk,en3,dout);
input clk,en3;
output dout;
reg dout;
reg[7:0]d;
reg[3:0]count;
always@(posedge clk)
begin
	if(en3)begin
		if(count>=0&&count<=7)begin
			dout<=d[count];
			count<=count+1;
    	end
		else if(count==8)begin
		dout<=0;
		count<=0;
		end
	end
	else begin 
		d=8'b10101101;
		
		count<=0;
	end
end
endmodule