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📄 hdlc.fit.rpt

📁 该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码
💻 RPT
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字号:
+---------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                           ;
+--------------------------------+--------------+---------+--------------+--------+----------------------+------------------+
; Name                           ; Location     ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+--------------------------------+--------------+---------+--------------+--------+----------------------+------------------+
; clk                            ; PIN_10       ; 62      ; Clock        ; yes    ; Global clock         ; GCLK2            ;
; control:control1|count1[5]~337 ; LC_X20_Y6_N6 ; 6       ; Clock enable ; no     ; --                   ; --               ;
; control:control1|count2[3]~204 ; LC_X21_Y6_N2 ; 5       ; Clock enable ; no     ; --                   ; --               ;
; control:control1|count3[3]~8   ; LC_X21_Y6_N8 ; 3       ; Clock enable ; no     ; --                   ; --               ;
; control:control1|en1           ; LC_X20_Y6_N9 ; 14      ; Clock enable ; no     ; --                   ; --               ;
; control:control1|en2           ; LC_X20_Y7_N7 ; 11      ; Clock enable ; no     ; --                   ; --               ;
; control:control1|en3           ; LC_X20_Y6_N4 ; 13      ; Clock enable ; no     ; --                   ; --               ;
; reset1                         ; PIN_84       ; 30      ; Sync. load   ; no     ; --                   ; --               ;
; shift32:shift|always1~0        ; LC_X20_Y6_N3 ; 5       ; Clock enable ; no     ; --                   ; --               ;
; shift32:shift|count[3]~267     ; LC_X19_Y6_N9 ; 6       ; Sync. load   ; no     ; --                   ; --               ;
; shift32:shift|count[3]~268     ; LC_X20_Y6_N2 ; 6       ; Clock enable ; no     ; --                   ; --               ;
; shift32:shift|crc_reg[15]~252  ; LC_X20_Y6_N8 ; 16      ; Clock enable ; no     ; --                   ; --               ;
; shift32:shift|crcout~2         ; LC_X20_Y6_N7 ; 2       ; Clock enable ; no     ; --                   ; --               ;
+--------------------------------+--------------+---------+--------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_10   ; 62      ; Global clock         ; GCLK2            ;
+------+----------+---------+----------------------+------------------+


+------------------------------------------+
; Non-Global High Fan-Out Signals          ;
+--------------------------------+---------+
; Name                           ; Fan-Out ;
+--------------------------------+---------+
; reset1                         ; 30      ;
; shift32:shift|crc_reg[15]~252  ; 16      ;
; control:control1|en1           ; 14      ;
; control:control1|en3           ; 13      ;
; control:control1|en2           ; 11      ;
; control:control1|count2[3]     ; 9       ;
; shift32:shift|count[5]         ; 9       ;
; shift32:shift|flag             ; 9       ;
; shift32:shift|crcout           ; 9       ;
; ept                            ; 8       ;
; control:control1|count1[0]     ; 8       ;
; shift32:shift|count[0]         ; 8       ;
; shift32:shift|count[1]         ; 8       ;
; control:control1|count1[1]     ; 7       ;
; control:control1|count1[5]~337 ; 6       ;
; control:control1|count3[3]     ; 6       ;
; shift32:shift|count[3]~268     ; 6       ;
; shift32:shift|count[3]~267     ; 6       ;
; control:control1|always1~0     ; 6       ;
; control:control1|count2[0]     ; 6       ;
; free:free1|count[0]            ; 6       ;
; control:control1|count3[0]     ; 5       ;
; control:control1|count2[3]~204 ; 5       ;
; shift32:shift|always1~0        ; 5       ;
; control:control1|count1[2]     ; 5       ;
; control:control1|count1[4]     ; 5       ;
; control:control1|reset2        ; 5       ;
; control:control1|count2[1]     ; 5       ;
; control:control1|count2[2]     ; 5       ;
; shift32:shift|dout~76          ; 5       ;
; free:free1|count[3]            ; 5       ;
; free:free1|count[1]            ; 5       ;
; control:control1|sel1          ; 5       ;
; control:control1|count3[1]     ; 4       ;
; control:control1|always0~268   ; 4       ;
; control:control1|count1[5]     ; 4       ;
; flag1:flag11|count[0]          ; 4       ;
; shift32:shift|crc_reg[15]      ; 4       ;
; shift32:shift|count[3]         ; 4       ;
; free:free1|count[2]            ; 4       ;
; control:control1|count3[3]~8   ; 3       ;
; control:control1|reset2~396    ; 3       ;
; control:control1|count3[2]     ; 3       ;
; control:control1|add~457       ; 3       ;
; control:control1|always0~11    ; 3       ;
; control:control1|always0~269   ; 3       ;
; flag1:flag11|count[1]          ; 3       ;
; shift32:shift|count[2]         ; 3       ;
; shift32:shift|count1[3]        ; 3       ;
; shift32:shift|count1[4]        ; 3       ;
+--------------------------------+---------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; C4s                        ; 84 / 8,840 ( < 1 % )  ;
; Direct links               ; 34 / 11,506 ( < 1 % ) ;
; Global clocks              ; 1 / 8 ( 12 % )        ;
; LAB clocks                 ; 4 / 156 ( 2 % )       ;
; LUT chains                 ; 9 / 2,619 ( < 1 % )   ;
; Local interconnects        ; 145 / 11,506 ( 1 % )  ;
; M4K buffers                ; 0 / 468 ( 0 % )       ;
; R4s                        ; 44 / 7,520 ( < 1 % )  ;
+----------------------------+-----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 8.20) ; Number of LABs  (Total = 15) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 2                            ;
; 2                                          ; 0                            ;
; 3                                          ; 0                            ;
; 4                                          ; 1                            ;
; 5                                          ; 0                            ;
; 6                                          ; 0                            ;
; 7                                          ; 1                            ;
; 8                                          ; 0                            ;
; 9                                          ; 0                            ;
; 10                                         ; 11                           ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 1.73) ; Number of LABs  (Total = 15) ;
+------------------------------------+------------------------------+
; 1 Clock                            ; 13                           ;
; 1 Clock enable                     ; 7                            ;
; 1 Sync. load                       ; 2                            ;
; 2 Clock enables                    ; 4                            ;
+------------------------------------+------------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+---------------------------------------------+------------------------------+
; Number of Signals Sourced  (Average = 8.27) ; Number of LABs  (Total = 15) ;
+---------------------------------------------+------------------------------+
; 0                                           ; 0                            ;
; 1                                           ; 2                            ;
; 2                                           ; 0                            ;
; 3                                           ; 0                            ;
; 4                                           ; 1                            ;
; 5                                           ; 0                            ;
; 6                                           ; 0                            ;
; 7                                           ; 1                            ;

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