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用VHDL实现四位乘法器
用VHDL实现四位乘法器
VHDL/FPGA/Verilog
2 K
25 次下载
2017-01-02
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
yangjiuhe
发布时间
2017-01-02 00:32
下载统计
25
次
所需积分
2 积分
用VHDL实现四位乘法器 - 资源详细说明
用VHDL实现四位乘法器,不直接用乘法实现,一来节省资源,二来可提高速度!
用VHDL实现四位乘法器 - 源码文件列表
本资源包含 2 个源码文件
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1
four_adder.vhd
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2
cheng4.vhd
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