自己编写的UART模块用VHDL实现,简单实用
资源简介:自己编写的UART模块用VHDL实现,简单实用
上传时间: 2016-08-10
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资源简介:一个自己编写的小型超市管理系统,实现比较简单的功能,供初学者学习参考用.
上传时间: 2015-10-06
上传用户:dianxin61
资源简介:MSP430_LCD1602_C_H_Test_Good.rar 使用MSP430单片机控制液晶模块LCD1602 自己编写的 测试好用
上传时间: 2013-12-07
上传用户:watch100
资源简介:单片机与PC机的通信,下位机用汇编写的,上位机用VB实现.
上传时间: 2013-12-26
上传用户:huql11633
资源简介:自己编写的任意分频VHDL程序,程序简单,以供大家分享!
上传时间: 2015-10-05
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资源简介:我自己编写的一个保护模式下实现任务切换的系统软件,并加载运新了电梯控制系统。
上传时间: 2014-01-14
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资源简介:自己编写的时分复用程序!!!!!!!!自己编写的,加入了噪声
上传时间: 2013-12-09
上传用户:invtnewer
资源简介:自己编写的一个spring框架下实现文件上传的例子
上传时间: 2016-11-27
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资源简介:VHDL设计实体的基本结构 VHDL的语言要素 用VHDL实现电路设计的方法 VHDL设计流程
上传时间: 2014-01-06
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资源简介:自己编写的PWM模块,通过SOPC和NIOSII IDE软件控制,控制DE2开发板上的小灯忽明忽暗
上传时间: 2013-12-13
上传用户:宋桃子
资源简介:自己编写的C++,用DEV-C++编译, 求一个有序的数组的众数,用数组实现,效率很高,时间复杂是O(n)
上传时间: 2013-12-18
上传用户:lijianyu172
资源简介:我自己编写的字符串类,可以实现一些简单的功能,如赋值、加法、字符串比较、下边运算符重载等!
上传时间: 2013-12-23
上传用户:ynwbosss
资源简介:这是本人自己编写的java应用程序,实现了文件拷贝功能!双击。bat文件,即可运行该程序
上传时间: 2016-05-10
上传用户:zl5712176
资源简介:自己编写的程序,用jacobi方法来求解对称矩阵的特征值还有用OR算法以及反幂法来求解特征值。
上传时间: 2017-05-13
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资源简介:自己编写的串口UART发送的Verilog模块。与FIFO连接,可以实现自动连续发送。
上传时间: 2013-12-28
上传用户:BIBI
资源简介:用VHDL实现占空比1:1的通用分频模块,非常实用,欢迎大家下载
上传时间: 2013-12-19
上传用户:皇族传媒
资源简介:我自己用VHDL实现编的dds,能实现正弦波,方波,三角波。
上传时间: 2015-05-16
上传用户:xhz1993
资源简介:柯西雪花,用VB实现的柯西雪花程序.自己编写的.
上传时间: 2015-05-18
上传用户:qweqweqwe
资源简介:VHDL语言编写的中断模块,是个一般性的设计,可以很容易修改到你自己的设计中去.
上传时间: 2015-06-03
上传用户:英雄
资源简介:自己编写的VHDL语言来实现的四倍频电路,自我感觉还可以,也通过了编译,如果有需要就下载去看看吧
上传时间: 2014-01-26
上传用户:ruan2570406
资源简介:自己编写的VHDL语言来实现的lpm_inv0电路,自我感觉还可以,也通过了编译,如果有需要就下载去看看吧
上传时间: 2014-12-04
上传用户:asasasas
资源简介:用VHDL编写的UART源程序,请需要的朋友下载
上传时间: 2015-11-11
上传用户:磊子226
资源简介:自己编写的用普通IO口模拟实现的IIC协议,为主发送模式。CPU为MB91302.
上传时间: 2016-01-03
上传用户:佳期如梦
资源简介:自己编写的串口UART的接收Verilog模块,支持中断和查询方式接收,对信号的畸变适应能力强。
上传时间: 2014-01-25
上传用户:15071087253
资源简介:用VHDL语言编写的MCU8051模块,结构清晰,十分有用
上传时间: 2014-11-08
上传用户:lnnn30
资源简介:实现MB-OFDM UWB 中的Viterbi译码功能; 包括自己编写的viterbi译码模块和调用matlab内部viterbi译码模块的代码和调试代码; 内嵌了各种去打孔的代码,所有MB-OFDM中可能的形式;
上传时间: 2014-01-06
上传用户:lwwhust
资源简介:用VHDL实现的电子琴中的音乐播放模块,可以实现自动播放以及手动播放功能
上传时间: 2013-12-28
上传用户:trepb001
资源简介:有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的: 1. 掌握条件语句在简单时序模块设计中的使用; 2. 学习在Verilog模块中应用计数器; 3. 学习测试模块的编写、综合和不同层次的仿真。 练习四 ...
上传时间: 2016-11-19
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资源简介:用VHDL实现的一个UART控制器,输入时钟为33M
上传时间: 2014-01-23
上传用户:cuiyashuo
资源简介:用VHDL实现秒表的功能,具有秒表功能,有分、秒显示,后期可以自己添加闹钟的模块。
上传时间: 2016-12-20
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