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自己编写的串口UART发送的Verilog模块。与FIFO连
自己编写的串口UART发送的Verilog模块。与FIFO连接
VHDL/FPGA/Verilog
8 K
84 次下载
2013-12-28
资源详细信息
文件格式
RAR
文件大小
8 K
资源分类
VHDL/FPGA/Verilog
上传者
Tonic2009
发布时间
2013-12-28 07:03
下载统计
84
次
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2 积分
自己编写的串口UART发送的Verilog模块。与FIFO连接 - 资源详细说明
自己编写的串口UART发送的Verilog模块。与FIFO连接,可以实现自动连续发送。
自己编写的串口UART发送的Verilog模块。与FIFO连接 - 源码文件列表
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