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VHDL/FPGA/Verilog
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用VHDL实现的除法器,非常好使,仿真通过了
用VHDL实现的除法器,非常好使,仿真通过了
VHDL/FPGA/Verilog
4 K
148 次下载
2015-11-29
资源详细信息
文件格式
RAR
文件大小
4 K
资源分类
VHDL/FPGA/Verilog
上传者
zming
发布时间
2015-11-29 10:56
下载统计
148
次
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2 积分
用VHDL实现的除法器,非常好使,仿真通过了 - 资源详细说明
用VHDL实现的除法器,非常好使,仿真通过了
用VHDL实现的除法器,非常好使,仿真通过了 - 源码文件列表
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1
divarruns.vhd
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2
fulladder.vhd
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3
arith_utils.vhd
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4
divarrsgn_tb.v
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5
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