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VHDL/FPGA/Verilog
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verilog实现16*16位乘法器
verilog实现16*16位乘法器
VHDL/FPGA/Verilog
26 K
118 次下载
2013-12-18
资源详细信息
文件格式
RAR
文件大小
26 K
资源分类
VHDL/FPGA/Verilog
上传者
futianxiang0419
发布时间
2013-12-18 16:41
下载统计
118
次
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2 积分
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verilog实现16*16位乘法器,带测试文件
verilog实现16*16位乘法器 - 源码文件列表
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1
multi_16x16_readme.txt
查看源码
2
multi_16x16.edn
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3
multi_16x16.v
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4
multi_16x16.xco
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5
multi_16x16_flist.txt
查看源码
6
multi_16x16.veo
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7
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