本资源包含 2 个源码文件 支持在线预览，点击文件名即可查看
温馨提示：点击文件名或"查看源码"按钮可在线浏览源代码，支持语法高亮显示。
资源详细信息
用VerilogHDL的16*16乘法器的设计实现 - 资源详细说明
用VerilogHDL的16*16乘法器的设计实现，采用的是移位相乘方法
用VerilogHDL的16*16乘法器的设计实现 - 源码文件列表
立即下载 用VerilogHDL的16*16乘法器的设计实现
提示：下载后请用压缩软件解压，推荐使用 WinRAR 或 7-Zip
下载说明与使用指南
下载说明
- 本资源需消耗 2积分
- 24小时内重复下载不扣分
- 支持断点续传功能
- 资源永久有效可用
使用说明
- 下载后使用解压软件解压
- 推荐使用 WinRAR 或 7-Zip
- 如有密码请查看资源说明
- 解压后即可正常使用
积分获取方式
- 上传优质资源获得积分
- 每日签到免费领取积分
- 邀请好友注册获得奖励
- 查看详情 →