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用VHDL语言实现一个能显示时、分、秒的时钟:可分别进行时和
用VHDL语言实现一个能显示时、分、秒的时钟:可分别进行时和分的手动校正;12小时、24小时计时制可选
VHDL/FPGA/Verilog
375 K
47 次下载
2014-01-05
资源详细信息
文件格式
RAR
文件大小
375 K
资源分类
VHDL/FPGA/Verilog
上传者
xukejia
发布时间
2014-01-05 13:55
下载统计
47
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2 积分
用VHDL语言实现一个能显示时、分、秒的时钟:可分别进行时和分的手动校正;12小时、24小时计时制可选 - 资源详细说明
用VHDL语言实现一个能显示时、分、秒的时钟:可分别进行时和分的手动校正;12小时、24小时计时制可选,12小时制时有上下午指示;当计时到预定时间(此时间可手动设置)时,扬声器发出闹铃信号,闹铃时间为10秒,可提前终止闹铃。
用VHDL语言实现一个能显示时、分、秒的时钟:可分别进行时和分的手动校正;12小时、24小时计时制可选 - 源码文件列表
本资源包含 91 个源码文件
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1
myclock.tan.rpt
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2
myclock.vwf
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3
myclock.fit.summary
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4
time_form.vhd
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5
myclock.qpf
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6
myclock.fit.rpt
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7
sim.cfg
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8
myclock.done
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9
myclock.flow.rpt
查看源码
10
myclock.tan.summary
查看源码
11
myclock.sim.rpt
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12
myclock.pin
查看源码
13
myclock.asm.rpt
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14
myclock.map.summary
查看源码
15
myclock.vhd
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