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verilog HDL语言编写的数字秒表

VHDL/FPGA/Verilog 27 K 181 次下载 2013-12-19

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27 K

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VHDL/FPGA/Verilog

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发布时间

2013-12-19 11:45

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verilog HDL语言编写的数字秒表 - 资源详细说明

verilog HDL语言编写的数字秒表，仿真已经通过，可供参考

verilog HDL语言编写的数字秒表 - 源码文件列表

本资源包含 25 个源码文件支持在线预览，点击文件名即可查看

1

wtut_ver.ise

2

stopwatch_tb.v

3

time_cnt.v

4

stopwatch.v

5

wtut_ver.ise

6

ten_cnt.edn

7

stopwatch_tb.v

8

stopwatch.ucf

9

dcm1.xaw

10

time_cnt.v

11

stopwatch.v

12

stopwatch.xcf

13

ten_cnt.xco

14

debounce.v

15

ten_cnt.v

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