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此程序为用VERLOG HDL编写的一个完整的3位加法器。

VHDL/FPGA/Verilog 2 K 59 次下载 2013-12-29

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文件格式

RAR

文件大小

2 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2013-12-29 01:53

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此程序为用VERLOG HDL编写的一个完整的3位加法器。

此程序为用VERLOG HDL编写的一个完整的3位加法器。 - 源码文件列表

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1

adder_3.v

2

adder_1.v

3

test_bench.v

4

half_adder.v

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