adder_1.v

来自「此程序为用VERLOG HDL编写的一个完整的3位加法器。」· Verilog 代码 · 共 8 行

module adder_1(s,co,a,b,ci);
    input a,b,ci;
    output s,co;
    wire w0,w1,w2;
    assign co = w1|w2;
    half_adder i0 (.co(w1), .s(w0),.a(a), .b(b));
    half_adder i1 (.co(w2), .s(s), .a(w0), .b(ci));
endmodule