half_adder.v

来自「此程序为用VERLOG HDL编写的一个完整的3位加法器。」· Verilog 代码 · 共 12 行

module half_adder(s,co,a,b);
    input a,b;
    output s,co;
    wire w0,w1,w2;
    assign w0 = a&b,
           w1 = ~w0,
           w2 = a|b,
           s = w1&w2,
           co = w0;
 endmodule