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thesis related to vlsi area, pll and frequency synthesizer
pll 技术资料
锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同…
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技术文档
EasyFPGA060 静态PLL实验及文档
压缩工程
PLL system LPF/PFD/VCO/Divider model in Matlab,在Matlab中将PLL系统的各个模块模型话，便于分析整个PLL的环路稳定特性，锁定时间等…… 附录中包含完整的Matlab code
压缩工程
锁相环PLL原理与应用教程，讲的通俗易懂
技术文档
PLL的资料文档,包括资料，底层驱动等等。
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PLL的精深而扼要的讲述，内容很好，我还没有时间看就传上来了
技术文档
使用输入时钟脉宽的调整，完成pll时钟输出的微调
源码文件
PLL ADF4350/ADF4351单片机驱动源码,keil打开
电路图纸
应用FPGA，采用PLL频率合成技术，设计出半整数\整数频率合成器，输出范围为1Khz-999.5Khz，步进频率可达到0.5Khz，经过验证性能很好！
压缩工程
The PI74SSTV16857 is a 14-bit stub-series-terminated logic (SSTL_2)registered driver with dif