(2,1,9)卷积编解码器
(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过...
modelSim技术资料
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本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。...
本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程
本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段 时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的 大侠们指正，在此表示感谢...
altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序
altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序，已经过matlab 和modelsim 验证，文件中包含TESTBENCH ，直接可用...
脉冲宽度调制
脉冲宽度调制，VHDL代码编写，包括QUARTUSII和MODELSIM工程以及testbench...
本文是自已写的电子密码锁的详细开发过程
本文是自已写的电子密码锁的详细开发过程，用的是Modelsim进行仿真实现，打开文档lzp...
这是我个人写的DLX处理器流水线的Verilog代码
这是我个人写的DLX处理器流水线的Verilog代码，在ModelSim中仿真通过，并且在ISE中能综合！即可以下载到FPGA中运行指令，指令可以根据需要定义，也可和相应的编译器配合使用，这里给学习流...
viterbi 硬判决译码
viterbi 硬判决译码，基本实现了（2，1，9）卷积码的硬判决译码，用modelsim RTL仿真通过...
Verilog作业 ：自己写的源码输入
Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。...
Verilog-RISC CPU 代码 实现了简单的RISC cpu
Verilog-RISC CPU 代码 实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。 北航...