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(2,1,9)卷积编解码器

VHDL/FPGA/Verilog 11 K 151 次下载 2013-12-17

资源详细信息

文件格式

RAR

文件大小

11 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-12-17 18:37

下载统计

151 次

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2 积分

(2,1,9)卷积编解码器 - 资源详细说明

(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过

(2,1,9)卷积编解码器 - 源码文件列表

本资源包含 11 个源码文件支持在线预览，点击文件名即可查看

1

bmg.v

2

params.v

3

decoder.v

4

mmu.v

5

dff.v

6

viterbi_encode9.v

7

tbu.v

8

testbench.v

9

ram.v

10

control.v

11

acs.v

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#卷积编码 #Viterbi译码 #Verilog #FPGA

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