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VHDL/FPGA/Verilog资源文件大小：316 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

上传用户

dan_che

上传时间

2013-12-15 19:52

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⭐⭐⭐⭐⭐ (5/5)

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本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在 ModelSim 上进行验证。

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